Les technologies de gravure inférieures à 1 nm ne verront pas le jour avant 2034, selon la dernière feuille de route de l’IMEC. Les projections du centre de recherche sur l’évolution des puces logiques entre les années 2020 et 2040 confirment que la loi de Moore a encore de beaux jours devant elle, même si elle progresse désormais à un rythme bien plus lent que par le passé.
Dans l’immédiat, l’attention se porte sur les transistors à nanofeuilles GAA (Gate-All-Around), avec le nœud N2 en 2 nm comme premier grand jalon. Au-delà, des nœuds de classe angström, tels que les A14 et A10, se profilent à l’horizon. À noter que ces repères indiquent la maturité attendue des technologies sous-jacentes, et non la date de commercialisation des produits finis.
L’arrivée de la fabrication sub-1nm est envisagée aux alentours de 2034. La percée déterminante viendra des transistors CFET, qui superposent les canaux de type p et n. Cette famille débuterait avec le nœud A7 (0,7 nm), suivi du A5 autour de 2036, puis du A3 à l’horizon 2040.
À plus long terme, les années 2040 pourraient voir l’émergence de transistors 2D FET exploitant de nouveaux matériaux. Selon les projections de l’IMEC, ils serviraient de base au nœud A2 (0,2 nm) vers 2043, et des technologies inférieures à 0,2 nm pourraient apparaître d’ici 2046. Naturellement, ces échéances lointaines restent spéculatives et susceptibles d’évoluer.
Évidemment, de simples innovations au niveau des transistors ne suffiront pas à maintenir le rythme. L’IMEC insiste sur l’importance grandissante du packaging 2.5D et 3D, des chiplets, des matériaux d’interconnexion avancés, des régulateurs de tension intégrés et d’une gestion plus fine de l’alimentation. Tous ces éléments, combinés, devraient donner l’impulsion à la prochaine génération d’accélérateurs d’IA, de systèmes de calcul haute performance et de processeurs du futur.